Projetos VLSI tolerantes a variações de processo: lógica dinâmica CMOS altamente robustos e processo

As portas dinâmicas têm sido uma excelente escolha no projeto de módulos de alto desempenho em microprocessadores modernos. A única limitação das portas dinâmicas é a sua margem de ruído relativamente baixa, em comparação com a das portas CMOS padrão. Tradicionalmente, esta questão tem sido resolvida através da utilização de um circuito de retenção pMOS que compensa a corrente de fuga da rede nMOS de pull-down. Nos nós tecnológicos anteriores, o circuito de retenção conseguia melhorar a fiabilidade das portas dinâmicas com uma penalização de desempenho mínima. No entanto, as tendências de miniaturização agressivas da tecnologia CMOS, juntamente com os níveis crescentes de variações de processo, reduziram a eficácia da abordagem tradicional de retenção. Este problema é mais grave em portas dinâmicas de ampla entrada devido ao grande número de dispositivos nMOS com fuga ligados ao nó dinâmico. Neste trabalho, é proposta uma porta OR dinâmica de ampla entrada tolerante a variações de processo com dois novos designs de mantenedor, capazes de reduzir a contenção entre o mantenedor e a PDN e, consequentemente, de reduzir a dissipação de energia e o atraso.