Progettazione di un router per architetture rete 3D su singolo chip

Le interconnessioni globali rappresentano oggi una sfida nella progettazione di sistemi multiprocessore su chip (MPSoC, Multiprocessor System-on-Chip) ad alte prestazioni. I ricercatori nel campo dei sistemi embedded sono alla ricerca di soluzioni per architetture di comunicazione on-chip caratterizzate da bassi costi hardware, elevata affidabilità e prevedibilità. Una delle soluzioni più promettenti prevede l'utilizzo di reti di interconnessione basate sullo scambio di pacchetti di dati, note anche come Networks-on-Chip (NoC). A lungo termine, ciò potrebbe fornire soluzioni a livello di progettazione e prestazioni per far fronte alla complessità dei sistemi su chip di grandi dimensioni. È in questo contesto che si inserisce il nostro lavoro. Si tratta infatti di modellare, progettare e validare un router con QoS per un'architettura NoC 3D predefinita. Sono state realizzate due modellazioni di questo router: una nel linguaggio VHDL a livello RTL (Register Transfer Level) e l'altra nel linguaggio SystemC a livello TLM-T (Transaction Level Modeling with Time). La convalida del funzionamento dell'architettura del router viene proposta in una rete su chip con topologia 3D-Mesh.