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Design CMOS de um multiplicador em árvore utilizando VLSI baixo poder e somador completo

Name: Design CMOS de um multiplicador em árvore utilizando VLSI baixo poder e somador completo
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Bol É apresentada uma modificação à redução de Wallace que garante que o atraso seja idêntico ao da redução de Wallace convencional. O método de redução modificado reduz significativamente o número de semisomadores, permitindo implementações com 80 por cento menos semisomadores do que os multiplicadores de Wallace padrão, com um aumento muito ligeiro no número de somadores completos. No caso do CMOS, a adição de uma única entrada aumenta o número de dispositivos em 2 e, consequentemente, aumenta o atraso de propagação. Foram desenvolvidos novos estilos lógicos para minimizar o atraso de propagação e a área do chip.

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É apresentada uma modificação à redução de Wallace que garante que o atraso seja idêntico ao da redução de Wallace convencional. O método de redução modificado reduz significativamente o número de semisomadores, permitindo implementações com 80 por cento menos semisomadores do que os multiplicadores de Wallace padrão, com um aumento muito ligeiro no número de somadores completos. No caso do CMOS, a adição de uma única entrada aumenta o número de dispositivos em 2 e, consequentemente, aumenta o atraso de propagação. Foram desenvolvidos novos estilos lógicos para minimizar o atraso de propagação e a área do chip.

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