Conceptions VLSI évolutives dans les noeuds technologiques avancés de moins 7nm

Dans les conceptions ASIC modernes, la gestion de la congestion est un défi critique lorsque la technologie se réduit à des n¿uds plus avancés (7nm, 5nm, etc.) pour obtenir des conceptions VLSI solides et efficaces en énergie. La congestion se produit lorsqu'une densité excessive de placement de cellules ou une demande de routage élevée est présente dans des zones localisées, entraînant des blocages de routage, une augmentation de la longueur des fils et des difficultés de fermeture temporelle (timing closure). Pour améliorer cela, le plan de masse (floorplanning) conscient de la congestion s'est avéré être une stratégie essentielle, prenant en compte le plan d'agencement initial au début du cycle de conception concernant les ressources de routage et de placement. Cet article se concentre sur des méthodes de floorplanning évolutives et conscientes de la congestion, adaptées à la conception ASIC pour les n¿uds technologiques avancés. Il examine des techniques telles que le placement optimisé des macros/blocs, la distribution d'espaces blancs, l'estimation précoce de la congestion et la planification de l'accès aux broches pour réduire les points chauds. En intégrant l'analyse de la congestion dès la phase de floorplanning, les concepteurs peuvent réduire la complexité du routage, minimiser les réitérations de conception et améliorer la qualité globale des résultats (QoR). Cette approche garantit que les conceptions VLSI sont évolutives et routables, assurant le respect des obj