Conceção de um router para arquiteturas rede 3D chip único

As interligações globais representam atualmente um problema na conceção de sistemas multiprocessadores num único chip (MPSoC, de Multiprocessor System-on-Chip) de alto desempenho. Os investigadores na área dos sistemas incorporados procuram soluções para arquiteturas de comunicação no chip que apresentem baixo custo de hardware, elevada fiabilidade e previsibilidade. Uma das soluções em destaque prevê a utilização de redes de interligação baseadas na troca de pacotes de dados, também designadas por Networks-on-Chip (NoCs). A longo prazo, esta abordagem poderá proporcionar soluções em termos de conceção e desempenho para fazer face à complexidade dos sistemas em chip de grandes dimensões. É neste contexto que se insere o nosso trabalho. Com efeito, trata-se de modelar, conceber e validar um router com QoS para uma arquitetura NoC 3D predefinida. Foram realizadas duas modelagens deste router. Uma na linguagem VHDL ao nível RTL (Register Transfer Level) e a outra na linguagem SystemC ao nível denominado TLM-T (Transaction Level Modeling with Time). A validação do funcionamento da arquitetura do router é proposta numa rede em chip com topologia 3D-Mesh.